Influence du plan de masse Ground plane GP sur les transistors UTBB FDSOI à tension de seuil dynamique

Abstract

La technologie du silicium sur isolant (SOI) est un candidat prometteur pour les futures implémentations des systèmes VLSI, offrant des dispositifs MOS avec une suppression du verrouillage (latch-up) CMOS, une plus grande densité d'empaquetage et une vitesse accrue. Les structures MOSFET SOI offrent plusieurs avantages par rapport aux transistors MOS conventionnels. Ce travail traite de l'effet du plan de masse sur les transistors MOSFET à SOI entièrement déplété (FD SOI). Nous étudions l'impact d'un canal non dopé à Boîtier ultra-mince (UTBOX) avec et sans plan de masse (GP) sur une technologie de grille métallique à haute k de 22nm SOI entièrement déplété (FDSOI), en nous concentrant sur le courant à l'état passant, le courant à l'état bloqué, l'abaissement de la barrière induit par le drain (DIBL), la tension de seuil et la pente de sous-seuil (SS). L'amélioration de ces paramètres renforce le terme fondamental de transconductance (gₘ), stimulant ainsi la linéarité, ce qui est crucial pour les conceptions de circuits intégrés RF/sans fil. En outre, l'influence du fonctionnement à tension de seuil dynamique (DT) (VGP = VG) par rapport au fonctionnement conventionnel (VGP = 0V) est également examinée.